韬定律（τ-Scaling）：摩尔定律之后，半导体演进的另一条轴
华为何庭波在 IEEE ISCAS 2026 提出"韬定律"——把芯片演进的指挥棒从"几何缩微"换成"时间缩微"。这不是营销话术，背后是一整套从器件到系统的全栈协同思路。本文基于官方公告与公开演讲，把它讲清楚、并与友商路径横向对照。2026 年 5 月 25 日，华为海思总裁何庭波 在上海举办的 IEEE ISCAS 2026 上发表主题演讲 《半导体新路径探索与实践》，提出 "韬定律（τ-Scaling）"—— 以"时间（τ）缩微"替代"几何缩微"，作为半导体与电子系统演进的新指导原则。 这是过去十年中文半导体圈最值得认真读的一次发布。本文基于官方公告与演讲材料拆解。
一、台面上发生了什么（事实层）
把核心事实先列清楚，避免讨论时跑偏：
| 项 | 内容 |
|---|---|
| 发布人 | 何庭波（华为海思总裁） |
| 场合 | IEEE ISCAS 2026（International Symposium on Circuits and Systems），上海 |
| 时间 | 2026 年 5 月 25 日 |
| 演讲题目 | 半导体新路径探索与实践 |
| 核心提法 | 韬定律 / τ-Scaling Law |
| 关键技术名 | 逻辑折叠（Logic Folding）、灵衢总线 |
| 量化目标 | 2031 年，晶体管密度对标 1.4nm 制程同等水平 |
| 落地 | 2026 年秋季麒麟芯片首发采用 |
| 沉淀 | 六年内设计并量产 381 颗芯片 |
何庭波的关键引语：
"未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。"
这是华为在制程被卡之后第一次系统性地对外亮出 "路径替代" 的完整框架—— 不是发布会式的产品宣传，而是带着 IEEE 顶会演讲身份做的学术性陈述。
二、韬定律是什么：把指挥棒从"几何"换成"时间"
2.1 摩尔定律的本质：缩小特征尺寸
摩尔定律（Moore's Law，1965）原本是一个几何尺度上的预测： 集成电路上的晶体管数量每 18–24 个月翻一倍。 做法本质上是把晶体管做得越来越小——从 10μm 一路缩到今天的 2nm。
工艺节点演进：
10μm → 1μm → 130nm → 32nm → 7nm → 3nm → 2nm → (1.4nm) ……
↑ ↑
几何缩微一路推到这里 ← EUV / 物理极限 / 经济性塌方
但 2020 年代之后，这条路开始撞墙：
- 物理上：3nm 之后量子隧穿、漏电流变得无法忽视
- 经济上：单个 mask 集 fab 投资逼近千亿美元
- 地缘上：EUV 光刻机 ASML 一家垄断，对华出口受限
2.2 τ-Scaling 的核心：缩短"时间"而不是"长度"
何庭波的提法是用 时间维度的缩微（τ-Scaling） 替代几何维度的缩微：
旧范式（几何）: 把晶体管做得更小 → 单位面积晶体管数量↑
新范式（时间）: 把信号在路径里走得更快 → 单位时间能执行的逻辑↑
τ（tau）在物理与电路语境里指代时间常数 / 信号传播延迟。 "τ-Scaling" 就是持续压缩信号传播延迟作为演进的新主轴。
实现这一点靠两个技术抓手：
- 逻辑折叠（Logic Folding）：把原本需要"展开成多级电路"才能完成的逻辑，折叠到更紧凑的时序与空间上，单位面积承载的逻辑功能密度更高
- 跨层级协同优化：器件 → 电路 → 芯片 → 系统，每一层都参与"省时间"
按官方说法，遵循 τ-Scaling 路径，到 2031 年高端芯片的晶体管密度可达到 1.4nm 制程的同等水平。 注意措辞——"等同水平"而不是"用 1.4nm 工艺造出来"。 等效密度通过"时间维度的优化"达成，而不是靠 EUV 把线宽缩小。
这一步换轴在思想上有点像数学里的"对偶问题"—— 当原问题（几何缩微）走不动了，换一条等价的轴（时间缩微）继续优化。 类似的事情计算机科学里发生过很多次：从"算法复杂度"看不出来的优化，换到"内存访问模式"维度就出来了。
三、技术层：器件 / 电路 / 芯片 多层一起做
τ-Scaling 不是一项单点技术，而是一个跨层级的优化框架。 官方提到从 器件、电路、芯片、系统 四个层级同时下手。每一层做的事情可以这样理解：
3.1 器件层：让单个晶体管"反应更快"
- 优化驱动电流、降低寄生电容
- 新材料（高 K 金属栅极、应变硅、可能涉及 2D 材料）
- 让单个晶体管的开关时延（τ_gate）变小
3.2 电路层：减少"信号路径上要绕的弯"
- 重新设计标准单元，砍掉冗余级数
- 高速 SerDes、低延迟互联拓扑
- "逻辑折叠" 主要发挥在这一层
3.3 芯片层：3D 堆叠 + 异构
- 把更多功能堆到同一封装内，让信号不出 die 就完成跨模块通讯
- HBM、片上 SRAM、计算单元更近距离
- chiplet（小芯片）封装思路与 τ-Scaling 自然契合
3.4 系统层：让架构和软件配合一起 τ
- 总线协议、调度策略、内存模型都参与延迟优化
- 这一层和软件耦合最紧——见下一节
四层叠加的最终效果是 "等效制程领先一代或几代"—— 即便用的物理工艺不是最先进的，通过时间维度的多重压缩， 系统级表现可以追平甚至超越更先进制程的产品。 这是 τ-Scaling 最关键的工程价值。
四、软件层：全栈协同 + 灵衢总线
如果只在硬件层做 τ-Scaling，软件不配合，收益会被"软件惯性"吃掉。 华为这次同时提到 "软件、架构、芯片"全栈协同，关键的软件 / 协议级抓手有：
4.1 灵衢总线（Lingqu Bus）
一种 统一寻址的总线协议——让 CPU / GPU / NPU / 存储单元共享同一套地址空间。 对比业界已有的相近方案：
- 英伟达 NVLink + Grace-Hopper 统一内存
- AMD Infinity Fabric
- CXL（业界开放标准，Intel 主推）
灵衢总线的意义在于软件不再需要显式管理"数据从哪里搬到哪里"—— 模型权重、激活值、KV cache 可以被多种计算单元直接访问。 对 AI 工作负载尤其关键：memory wall 是当前 LLM 推理 / 训练的最大瓶颈。
4.2 编译器与运行时层
虽然官方没逐项展开，但全栈协同必然涉及：
- 自动把模型 / 程序"折叠"到芯片提供的并行单元
- 把"逻辑折叠"在硬件层的能力对软件透明化
- 调度器把数据流路径长度作为优化目标，而不只是 FLOPS 利用率
4.3 与 CANN / MindSpore 的耦合
华为已有的 AI 软件栈（CANN、MindSpore、昇腾算子库）会成为 τ-Scaling 真正落地的载体—— 软件栈的成熟度决定了"等效 1.4nm"能否在用户感知层成立。
五、和友商路径对比（按演进哲学，不按具体 benchmark）
需要明确一点：官方公告里没有给出和友商的具体 benchmark 对比， 所以下面这张表是按演进哲学 做的横向梳理，而不是性能数字 PK。
| 厂商 | 物理工艺主线 | 主要超越摩尔的手段 | 演进核心轴 |
|---|---|---|---|
| TSMC | 2nm（N2）→ A16 → 1.4nm | EUV + GAAFET + 背面供电 | 几何缩微继续推 |
| Samsung Foundry | 2nm GAA → 1.4nm | 同上，节奏稍慢 | 几何缩微继续推 |
| Intel | 18A → 14A | RibbonFET + PowerVia 背面供电 | 几何缩微 + 封装 |
| NVIDIA | 不自造芯片，用 TSMC | Chiplet + CoWoS + NVLink + HBM 堆叠 | 互联 + 封装 |
| AMD | 不自造芯片，用 TSMC | Chiplet + Infinity Fabric + 3D V-Cache | 互联 + 封装 |
| 华为海思 | 不依赖 EUV | τ-Scaling：逻辑折叠 + 全栈协同 + 灵衢总线 | 时间缩微 |
可以看到几条不同路径：
- TSMC / Samsung / Intel：在几何层继续推，靠 GAA、背面供电、新材料维持节奏
- NVIDIA / AMD：自己不做工艺，靠封装 + 互联把多颗 die 拼成更强的系统
- 华为：在没有 EUV 的约束下，换一根优化轴——时间维度
这三条路其实不互斥。 TSMC 也在做先进封装；NVIDIA 实际上也利用了时间维度的优化（NVLink 时序、Tensor Core 调度）； 华为的 τ-Scaling 也会用到 chiplet / 3D 堆叠。 真正的区别是 "哪根轴是主线，哪根是辅助"—— τ-Scaling 把"时间"放到了主线位置，这一点在主流厂商里是独一份。
六、面世会带来什么改变
6.1 短期（2026–2028）：先看麒麟新品
τ-Scaling 第一个落地是 2026 年秋季的麒麟芯片。 真正的检验有两个维度：
- 能效比：同功耗下的吞吐量是否对得起"等效更先进制程"的提法
- AI 推理 / 训练性能：在国产 EDA + 国产工艺约束下，能否追上甚至超越同代国际产品
如果秋季新品在公开测试里能交差，τ-Scaling 就从一篇 ISCAS 演讲变成可信框架。 反之，它会被记为"另一种营销话术"—— 这一关在工程界很硬，不是话语权能决定的。
6.2 中期（2028–2031）：行业层面的两个影响
对中国半导体产业：
- 为"被卡先进制程"提供了一条可被工程验证的替代路径
- 国产 EDA、国产工艺、自研架构的协同需求被推上前台
对全球半导体格局：
- "几何缩微"不再是唯一指挥棒——多极化路径变得正当化
- 学术界对 time-domain scaling 的关注度会上升，相关论文产能可能放大
6.3 长期（2031+）：可能的范式延伸
如果 τ-Scaling 真做到 1.4nm 等效，并且软件栈跟得上， 那么下一代芯片演进会出现一个有趣局面：
路径 A：继续物理缩微（1.4nm → 1.0nm → 0.5nm ……）需要新材料、新光刻
路径 B：τ-Scaling 时间维度的多重压缩（逻辑折叠 N+1 代）
路径 C：A + B 同时叠加（多家最终都会这么做）
历史上每次"主流路径走不动"都会催生多条新路径并存—— 1980s CPU 走不动单核就分支出 CISC vs RISC vs DSP； 2010s 通用计算走不动就分支出 GPU vs TPU vs FPGA。 τ-Scaling 是这条历史模式在 2026 年的一个具体出现。
七、几点需要警惕（保持理性）
不当啦啦队，把可以质疑的地方列清楚：
7.1 "等效 1.4nm" 是个工程口径
"等效"≠"实际制程"。一颗用 7nm/5nm 工艺、经过 τ-Scaling 优化的芯片， 和用 1.4nm 工艺直接造出来的芯片，功耗、面积、成本曲线并不完全一样。 真要追平，需要全栈每一层都达成预期——任何一层掉链子，"等效"就变成营销词。
7.2 软件栈是最大变量
硬件做得再好，编译器 / 算子库 / 框架 没跟上，等效收益拿不到。 华为已有 CANN / MindSpore 基础，但生态广度仍弱于 CUDA。 这是 τ-Scaling 真正能不能成的关键变量，不是物理问题，是生态问题。
7.3 是否能开放给学术界与友商
何庭波提到"未来属于开放合作"。但 τ-Scaling 是否会公开技术细节、是否提供论文与可复现实验， 这决定它最终是**"华为的内部框架"** 还是 "业界共享的新范式"。 前者天花板有限，后者才能真正写进教科书。
7.4 ISCAS 演讲 ≠ 商业成功
学术发布和市场表现是两回事。Dennard Scaling 也是一个学术框架， 但它在 2005 年左右就因为漏电流原因实际上失效了—— 学术上承认的规律，工程上也可能撞墙。τ-Scaling 一样要面对这种检验。
八、一句话总结
摩尔定律是一根关于"长度"的轴——把晶体管做得更小。 韬定律 / τ-Scaling 提出的是一根关于"时间"的轴——让信号走得更短。 这两根轴不是替代关系，而是正交关系。 当几何这根轴被物理和地缘卡住，把指挥棒切换到时间维度， 是华为在 2026 年给出的工程答卷—— 它能不能成功，取决于秋季那颗麒麟和未来五年的软件栈， 而不是这场 ISCAS 演讲本身。
延伸阅读
一手信源
- 华为官方公告：华为发表韬(τ)定律 —— 本文事实基础
- IEEE ISCAS 2026 官网 —— 会议日程与论文集
- 何庭波 ISCAS 2026 主题演讲《半导体新路径探索与实践》
看懂"摩尔定律为什么走不动"
- Chip War, Chris Miller —— 芯片地缘政治；解释为什么 EUV 是关键变量
- Computer Architecture: A Quantitative Approach, Hennessy & Patterson —— "黄金时代结束之后" 一章直面后摩尔时代
- "The End of Moore's Law: A New Beginning", IEEE Spectrum —— 后摩尔时代综述
友商路径横向资料
- TSMC Technology Symposium 2026 Highlights —— N2 / A16 / 1.4nm 进度
- NVIDIA Blackwell / Rubin 架构白皮书 —— 互联 + 封装路径
- Intel 18A 与 PowerVia 公开技术资料 —— 背面供电进展
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